Genereren van HDL-code

Daarnaast introduceert MathWorks HDL Verifier, dat ‘FPGA hardware-in-the-loop’ functies biedt voor het testen van FPGA- en ASIC-ontwerpen. Met deze twee producten wordt voorzien in het genereren en verifiëren van HDL-code in zowel MATLAB als Simulink. Hierdoor is het nu niet meer nodig om handmatig HDL-code te schrijven of proefopstellingen te maken om FPGA- en ASIC-ontwerpen te ontwikkelen. Met HDL Coder wordt overdraagbare, samenstelbare VHDL- en Verilog-code gegenereerd uit MATLAB-functies en Simulink-modellen die geschikt zijn voor FPGA-programmering of ASIC-prototypen en -ontwerpen. Daardoor kunnen ontwerpteams nu onmiddellijk vaststellen wat het beste algoritme voor hardware-implementatie is. Traceerbaarheid tussen Simulink-modellen en gegenereerde HDL-code ondersteunt ook het ontwikkelen van toepassingen met een hoge integriteit die voldoen aan DO-254 en andere normen. HDL Coder biedt integratie met het ontwerppakket Xilinx ISE, waardoor een automatische workflow ontstaat die het ontwerpers van algoritmen voor Xilinx FPGA’s vergemakkelijkt. HDL Verifier ondersteunt nu FPGA-hardware-in-the-loop verificatie voor Altera en Xilinx FPGA-kaarten. HDL Verifier biedt interfaces voor co-simulatie die MATLAB en Simulink koppelen aan Cadence Incisive-, Mentor Graphics ModelSim- en Questa HDL-simulatoren. De catalogusprijzen van HDL Coder voor de VS beginnen bij $10.000 en voor de HDL Verifier is dat $3.250. Meer informatie is beschikbaar op de productwebsite www.mathworks.com/products/hdl-verifier.